library ieee;
use ieee.std_logic_1164.all;

entity comp4 is
port(a,b: in std_logic_vector(3 downto 0);
ut_a, ut_b, ut_c, ut_d, ut_e, ut_f, ut_g:out std_logic);
end comp4;

architecture behaviour of comp4 is 
begin 

comp:process(a,b)
begin
  if a=b then
  ut_a <= '1';
  ut_b <= '1';
  ut_c <= '1';
  ut_d <= '0';
  ut_e <= '1';
  ut_f <= '1';
  ut_g <= '0';

  elsif a<b then

  ut_a <= '1';
  ut_b <= '1';
  ut_c <= '1';
  ut_d <= '0';
  ut_e <= '0';
  ut_f <= '1';
  ut_g <= '0';

   else
  ut_a <= '1';
  ut_b <= '1';
  ut_c <= '0';
  ut_d <= '0';
  ut_e <= '1';
  ut_f <= '1';
  ut_g <= '0';

  end if;
  end process comp;
  end behaviour;